ПР103. Первое программируемое реле с Ethernet

[Сергей0308]

На сколько я помню - единица устанавливается в этом цикле (текущем) , а сбрасывается в следующем, примерно во времени от начала цикла такое же как и установка . То есть нужно два цикла, но длина импульса получается 1 цикл.

Я, не против любых пояснений, пусть даже не совпадающих с реальным поведением, но должно быть одно объяснение, а не у каждого сотрудника Овена - своё!
Лучше всего не словами пояснять(не всегда понятно), а иметь диаграмму состояний!
Так вот, в ОЛ имеется диаграмма состояний для R-TRIG и оно абсолютно понятное и однозначное(как и должно быть):

R-TRIG.PNG

Проблема лишь в том, что они противоречат друг другу, я имею ввиду чуть ранее объяснение работы R-TRIG, ну как бы надо определится и оставить одно объяснение, ещё раз повторюсь, мне всё равно какое останется и будет правильным!
На картинке ясно видно, что состояние логической единицы на выходе R-TRIG может быть менее цикла программы!

[rovki]

Значит картинка не верна ...в одном цикле не может быть два состояния .Цикл программы замкнут , поэтому определять где его начало не имеет смысла . Допустим в середине условного цикла пришла 1 на вход и установилась 1 на выходе, тогда ровно через цикл на выходе установится 0.

[Сергей0308]

Значит картинка не верна ...в одном цикле не может быть два состояния .Цикл программы замкнут , поэтому определять где его начало не имеет смысла . Допустим в середине условного цикла пришла 1 на вход и установилась 1 на выходе, тогда ровно через цикл на выходе установится 0.

Тогда по-вашему: если импульс на вход R-TRIG пришёл уже после начала цикла, выход R-TRIG не должен принять состояние логической "1" в текущем цикле, а только с началом следующего цикла!
А у Вас противоречие с самим собой или Вы просто не можете объяснить свои мысли!

[Филоненко Владислав]

Тогда по-вашему: если импульс на вход R-TRIG пришёл уже после начала цикла, выход R-TRIG не должен принять состояние логической "1" в текущем цикле, а только с началом следующего цикла!
А у Вас противоречие с самим собой или Вы просто не можете объяснить свои мысли!

Значения входов (в т.ч. и системное время) обновляется в начале цикла ПР и далее не меняется несмотря на то, что происходит "снаружи" цикла.
Точно так же значения выходов обновляется только в конце цикла.

[melky]

Сергей0308 в документации некорректная диаграмма в принципе. Объясню, вы ставите R-Trig и никто кроме него не сбрасывает выход с 1 в 0.

То есть R-Trig сбросит выход в ноль, проверив свое состояние только на следующем цикле, когда программа доберется до его исполнения.

[rovki]

И вообще не корректно рисовать входной импульс меньше чем время цикла, ибо есть вероятность ,что пр вообще его не воспримет если в момент опроса в текущем цикле на входе еще ноль, а потом в этом же цикле установилась 1 на входе...

[melky]

А при чем тут вход? импульс может быть программным исходя из логики работы

[rovki]

А при чем тут вход? импульс может быть программным исходя из логики работы

Если это внутренний сигнал(входа) , то он автоматически не может быть по длительности меньше времени цикла. На рисунке входной импульс меньше цикла ...такое может быть только на входе ПР, о нем и говорил.

[rovki]

А что вы считаете началом цикла ? Где у кольца начало? Цикл лишь последовательная обработка сигнала от выхода ко входу. Все очевидно и просто- в цикле идет обработка переменных с выхода ко входу и если событие на входе происходит после того как прошла обработка значения входа , то это событие будет обработано в следующем цикле (задержка на цикл)
В цикле любую точку можно считать за Начало , даже если выполнение основной программы прерывается прерыванием. Если брать за точку отчета установку 1 на выходе триггера , то следующее изменение выхода возможно только в следующем цикле . Два раза в цикле одна и та же точка не анализируется...и соответственно не изменяет значение

[Сергей0308]

А что вы считаете началом цикла ? Где у кольца начало? Цикл лишь последовательная обработка сигнала от выхода ко входу. Все очевидно и просто- в цикле идет обработка переменных с выхода ко входу и если событие на входе происходит после того как прошла обработка значения входа , то это событие будет обработано в следующем цикле (задержка на цикл)

Чтение значений на входах и запись значений выходов - здесь как бы понятно, происходит раз в цикл.
Но речь идёт о промежуточных состояниях в одном цикле, на обработку любого элемента затрачивается время, чем больше элементов(сложнее логика) тем больше время цикла!
По-вашему всё мгновенно происходит? Тогда время цикла должно нулю равняться и не зависеть от сложности логики! Это уже противоречит реальности, что ещё хуже!