Критическая ошибка в среде программирования Овен ЛОДЖИК или это я д-ак

[Владимир Ситников]

Ну почему. Принципиально возможно написать программу, однозначно обрабатывающую любые логические схемы из кучи элементов. Если их обработку вести по принципу работы самого ПР

Задумайтесь над тем, что является "принципом работы самого ПР".

Что туда создатели заложили, так оно и работает.

Сделать так, чтобы блок AND в ПР задерживал сигнал "на пол-такта", а блок DTRIG задерживал сигнал "на 2 такта" вообще никаких сложностей нет.
Сделать так, чтобы несколько блоков AND работали "одновременно" -- тоже никаких сложностей.
Можно сделать и так, чтобы от длины линии на схеме зависела задержка прохождения сигнала.

Будет ли это "прямо как реальная микросхема"? Вполне.

Но нужен ли реальным потребителям такой режим работы ОЛ-ПР?
Да никому такой режим не нужен, т.к. схемы будет составлять очень сложно. Придётся думать не только над самой схемой, но и придётся считать-учитывать задержки прохождения сигналов.

Для любителей эмуляции железа есть Verilog. Зачем превращать ОЛ в Verilog?

[pop70]

Задумайтесь над тем, что является "принципом работы самого ПР".

Я же написал как работает ПР.
Прочитал все входы, обработал по программе, записал результат на выходы. И снова по кругу.
Если составлять схемы из ПР как ФБ, то получится как будто все они соединены "линиями задержки"
Поставьте между входом и выходом ПР инвертор, и соедините их проводом.
Получится "генератор" с частотой, равной половинной частоте цикла.
"Железный" инвертор из любой цтфровой мс, с соединённым входом и выходом - полный аналог аналогового повторителя. Не будет он ничего генерировать - будет работать в режиме "усилителя" с коэффициентом усиления по напряжению 1(зато с огромным входным сопротивлением). Чтобы заставить его что-то генерировать, придётся ставить rc, lc и тому подобные "линии задержки", а точнее - фазосдвигающие цепочки.