Критическая ошибка в среде программирования Овен ЛОДЖИК или это я д-ак

В любом железе есть задержки .Они в основном играют отрицательную роль в схемотехнике (Гонки) и как следствие "волосы" на выходе (очень короткие импульсы) .НО в регистрах на D-триггерах они полезны и дают возможность построения регистров сдвига ,тоесть играют положительную роль .Ибо каждый разряд сначала переписывает старые значения со входа D ,а уж потом,с задержкой на выход выдает новые значения ...Все логические элементы в одном цикле делают одно обновление - считывание входов ,операция ,выдача на выход ...и так по всем элементам в одном цикле от выхода ко входу

И обычно люди стараются повысить быстродействие устройств(счётчиков), а не задержки ввести!

Цитата:

---

Сообщение от Сергей0308

И обычно люди стараются повысить быстродействие устройств(счётчиков), а не задержки ввести!

---

Не ввести задержки и не удалить их, а уменьшить, для увеличения быстродействия.

Цитата:

---

Сообщение от Сергей0308

И обычно люди стараются повысить быстродействие устройств(счётчиков), а не задержки ввести!

---

Вы про железо или эмулятор?

Цитата:

---

Сообщение от rovki

Вы про железо или эмулятор?

---

Про микросхемы!

Сергей0308 отличия микросхем от любого ПР(ПЛК) заключается в том, что части микросхем работают параллельно всегда.
Например микросхема с 4-мя ИЛИ, каждый элемент ИЛИ работает параллельно друг другу. В ПР(ПЛК) такого НИКОГДА не будет, пока в них стоит один процессор.

Я как-то делал какой-то trigger на Logo!, который по схемотехнике состоит из И, ИЛИ, НЕ, но в чистом виде как в справочнике получил шиш с маслом, пока не начал добавлять задержки....

Так что просто примите это как данность работы ПР(ПЛК), тут каждый элементик работает четко последовательно, даже код внутри D-trigger и любого другого элемента.

Цитата:

---

Сообщение от melky

Сергей0308 отличия микросхем от любого ПР(ПЛК) заключается в том, что части микросхем работают параллельно всегда.
Например микросхема с 4-мя ИЛИ, каждый элемент ИЛИ работает параллельно друг другу. В ПР(ПЛК) такого НИКОГДА не будет, пока в них стоит один процессор.

Я как-то делал какой-то trigger на Logo!, который по схемотехнике состоит из И, ИЛИ, НЕ, но в чистом виде как в справочнике получил шиш с маслом, пока не начал добавлять задержки....

Так что просто примите это как данность работы ПР(ПЛК), тут каждый элементик работает четко последовательно, даже код внутри D-trigger и любого другого элемента.

---

Ну почему. Принципиально возможно написать программу, однозначно обрабатывающую любые логические схемы из кучи элементов. Если их обработку вести по принципу работы самого ПР. Когда в начале цикла запоминаются все значения на входах элементов, потом расчитываются все состояния выходов исходя только из логики работы элемента, а в конце цикла записывается всё что насчитали на выходы.
Эквивалентно тому, что все внутренние связи заменить на "линии задержки" :)
Но действительно правильной "параллельной" работы всёравно не получится. :)

так я и написал, что замены микросхемам программно никогда не дождешься. Конечные выходы не самое главное бывает в программе.

Цитата:

---

Сообщение от pop70

Ну почему. Принципиально возможно написать программу, однозначно обрабатывающую любые логические схемы из кучи элементов. Если их обработку вести по принципу работы самого ПР

---

Задумайтесь над тем, что является "принципом работы самого ПР".

Что туда создатели заложили, так оно и работает.

Сделать так, чтобы блок AND в ПР задерживал сигнал "на пол-такта", а блок DTRIG задерживал сигнал "на 2 такта" вообще никаких сложностей нет.
Сделать так, чтобы несколько блоков AND работали "одновременно" -- тоже никаких сложностей.
Можно сделать и так, чтобы от длины линии на схеме зависела задержка прохождения сигнала.

Будет ли это "прямо как реальная микросхема"? Вполне.

Но нужен ли реальным потребителям такой режим работы ОЛ-ПР?
Да никому такой режим не нужен, т.к. схемы будет составлять очень сложно. Придётся думать не только над самой схемой, но и придётся считать-учитывать задержки прохождения сигналов.

Для любителей эмуляции железа есть Verilog. Зачем превращать ОЛ в Verilog?

Цитата:

---

Сообщение от Владимир Ситников

Задумайтесь над тем, что является "принципом работы самого ПР".

---

Я же написал как работает ПР.
Прочитал все входы, обработал по программе, записал результат на выходы. И снова по кругу.
Если составлять схемы из ПР как ФБ, то получится как будто все они соединены "линиями задержки"
Поставьте между входом и выходом ПР инвертор, и соедините их проводом.
Получится "генератор" с частотой, равной половинной частоте цикла.
"Железный" инвертор из любой цтфровой мс, с соединённым входом и выходом - полный аналог аналогового повторителя. Не будет он ничего генерировать - будет работать в режиме "усилителя" с коэффициентом усиления по напряжению 1(зато с огромным входным сопротивлением). Чтобы заставить его что-то генерировать, придётся ставить rc, lc и тому подобные "линии задержки", а точнее - фазосдвигающие цепочки.